Synopsys发布DesignWareDDR4存储器接口IP

发布时间：2020-01-14 23:33:26 阅读：次来源：合金管厂家

内存控制器和PHY可支持多种DDR标准，同时降低延迟与待机功率

加利福尼亚州山景城，2012年9月—

亮点：

· Synopsys扩展了其业界领先的DesignWare? DDR存储器接口知识产权（IP）系列，以使其亦可支持DDR4 SDRAM

· 对DDR3和LPDDR2/3移动SDRAM的向后兼容性，为SoC设计师在从一种SDRAM标准向下一种标准过渡时带来了灵活性

· 新推出的DDR4 IP可提供更多功能，同时与其前一代产品相比，延迟降低高达50%

· DDR4内存控制器和PHY之间由一种标准的DFI3.1接口连接，以使各种定制的PHY和控制器之间的连接变得更加流畅

全球领先的电子器件和系统设计、验证和制造软件及知识产权（IP）供应商新思科技公司（Synopsys,Inc.，纳斯达克股票市场代码：SNPS）日前宣布：其DesignWareDDR接口IP产品组合已经实现扩充，以使其包括了对基于新兴的DDR4标准的下一代SDRAM。通过在一个单内核中就实现对DDR4、DDR3以及LPDDR2/3的支持，DesignWare DDR解决方案使设计师能够在相同的系统级芯片（SoC）中，实现与高性能或者低功耗SDRAM的连接，它已经成为诸如用于智能手机和平板电脑的应用处理器等等许多SoC的一项关键需求。

“Synopsys对DDR4内存的支持，对构建一个强大的DDR4生态系统是一项重大贡献，”美光科技公司DRAM市场营销副总裁RobertFeurle说道。“DDR4为业界带来了实实在在的功耗与性能优势，而美光正在雄心勃勃地推进DDR4的导入。通过实现其规划的具备向后兼容性的DesignWareDDR接口IP，Synopsys将使芯片开发者能够架起从今天基于DDR3的SoC过渡到即将来临的DDR4设计的桥梁。”

Synopsys的DesignWareDDR4IP解决方案由DDR4multiPHY和Enhanced Universal DDR Memory Controller (uMCTL2)组成，它们通过一种通用的DFI 3.1接口连接。新的DDR4 IP支持所有为将来JEDEC标准而规划的关键DDR4功能；同时与前一版本相比，其在原始带宽方面有13%的增加，实现了高达50%的总体延迟降低，且具备新的低功耗功能；而该项低功耗功能可实现智能系统监测和控制，以根据系统的流量模式决定对IP的各单元进行关断。Synopsys特有的、基于CAM的DDR控制器中的实时时序调度功能可以优化来自多个主源的数据读写流量，以实现性能最大化而延迟最小化。

“尽管DDR4的起初目标市场是网络设备、服务器和计算平台，而从事数字电视、机顶盒以及多功能打印机、智能手机和平板电脑应用的设计工程师，随着价格降低和性能改善也将采用DDR4DRAM，”澜起科技公司执行副总裁兼JEDEC存储器分部主席DesiRhoden说道。“Synopsys在实际标准还没有发布之前就充分利用其加入了JEDEC的优势来开发可兼容DDR4的产品，正是成为JEDEC会员的关键收益。”

“Synopsys的完整DDR接口IP产品组合包括对LPDDR、LPDDR2、LPDDR3、DDR、DDR2和DDR3的支持，”Synopsys负责IP与系统市场营销的副总裁JohnKoeter说道。“通过这次发布，我们正拓展自己的产品组合以囊括对DDR4的支持，同时保持了对现有各种JEDEC标准SDRAM的向后兼容性。随着新的DDR标准的演进，设计师都在寻找可靠的解决方案。Synopsys成功地赢得了超过320个DDR IP设计的辉煌记录表明，我们提供了一条通往流片成功的低风险途径。”

供货

可支持DDR4的DesignWareDDR4multiPHY和EnhancedUniversal DDR Memory Controller (uMCTL2)计划将于2012年第四季度开始发货。